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FPGA和单片机的扫频信号源的设计

更新时间:2009-03-28

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扫频信号源广泛应用于通信系统、电子系统和各种网络等的幅频特性、相频特性测试中,为分析系统频率特性提供了便利的手段。[1]随着对扫描精度要求的提高,传统的由晶体振荡器设计的扫频信号源已不能满足要求。[1-2]近年来,随着DDS(Direct Digital Synthesizer)技术的广泛应用,基于DDS的扫频信号源逐渐成为主角,它采用数字电路合成所需波形,具有频率分辨率高、输出信号相位连续、转换速度快等优点。[3-4]利用CycloneⅡ FPGA内部资源可以很方便的实现DDS功能,输出需要的扫描信号,但其有着对输出信号的频率、相位、幅度和步进控制不便捷的弱点。为克服这一问题,本设计在FPGA(Field-Programmable Gate Array)外部增加ATmega128 AVR单片机作为控制器对DDS的累加器进行相位增量控制,不仅能够更快速、精准的调整上述参数,还可以降低误差。

1 扫频技术原理

系统在一个正弦电源激励下稳定时,其响应是同频率的正弦量,但响应的幅值和相位则取决于系统的网络函数,即频率响应函数[5]。一个系统输出变量Y()与输入变量X()之比称为频率响应函数,即

 

(1)

其中,A(ω)=|H()|频率响应的模是表征输出与输入的幅度之比,称为系统的幅频特性;频率响应的相位φ(ω)=H()是表征输出与输入的相位之差,称为系统的相频特性。

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测量某系统的频率特性,可以采用对系统逐点扫描的方法,也可以采用扫频的方法。采用扫频的方法通常需要利用扫频信号源产生一定频率范围的信号,并将这一扫频信号作为被测系统的输入变量,然后测出该系统对应的输出。那么,输出信号与对应的输入信号幅度之比就是系统的幅频特性,输出信号与对应的输入信号的相位之差就是系统的相频特性。[5-6]

2 基于FPGA和单片机的扫频信号源的设计

本系统利用FPGA设计DDS发生器,以ATmega128 AVR单片机为控制器,通过键盘输入频率控制字K设置DDS的累加器相位增量,从而改变累加器的溢出频率,即设置了DDS输出信号的频率。[7]同时在LCD12864液晶屏上显示频率设置和步进值,DDS的输出DAC904完成模数转换恢复出正弦信号。系统框图如图1所示。

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图1 扫频信号源系统框图

2.1 基于DDS技术扫频信号源的关键问题

为了达到步进1Hz的精度,设累加器位宽N=30,则可以将输入时钟信号50MHz先2倍频再1.5分频得到fc=50*2/(3/2)MHz=66.67MHz工作频率,由(2)式可得输出频率1Hz对应频率控制字K的改变量为ΔK=16,即设置点频1Hz和扫频步进值1Hz对应的K均为16。同理可对输出频率进行以10nHz(n=0,1,2,3,4,5,6)为步进单位控制输出和任意频率设置。

2.1.3 波形恢复参数值

 

(2)

测试仪器设备如下表1所示。

2.1.1 输出频率控制

电路中,half模块为DDS分频器,该模块功能是将时钟频率50MHz进行2倍频,再1.5倍分频,得到66.67MHz,作为基准工作频率fC。模块add26和模块reg35构成DDS的累加器,主要是对DDS频率控制字进行累加,由30位加法器和30位寄存器组成。相位累加器在参考时钟的作用下,进行线性相位相加。当累加器累加到满量时就会产生一次溢出,完成一个周期性的动作,这个周期就是DDS合成信号的一个工作周期。累加器的溢出频率就是DDS输出的信号频率。 波形存储器ROM主要用于存储数据,将一个完整的正弦波形采样4096个点存储在ROM当中,用于恢复信号波形。

由(2)式得

 

(3)

当DDS工作频率为fc=66.67MHz时,若设置N=26,根据(3)式有K=1.00663296,由于FPGA内部不能够存储小数,故步进1Hz时ΔK=1,此时误差为1Hz。同理,若设置N=30时,有K=16.10612736,则步进1Hz时ΔK=16,此时误差为1/16=0.0625Hz,误差明显减小,故本设计选择位宽为30位的累加器。

(4)选择适宜间距的导向装置紧贴试件表面,握住刀具,使刀垂直于试样表面,对刀具均匀施力,并以均匀的切割速度移动刀具,使其在涂层上形成规定的切割数。所有切割都应划透至基材表面;

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CycloneⅡ FPGA外部输入时钟频率fC为50MHz,fC和输出信号频率fo满足下式关系[8]

根据采样定理,若fc≥2fo,则波形可以无失真恢复。理论上,该扫频信号源可以产生频率为33.3MHz的信号,由于单片机的频率控制字最大只设置了11MHz,这样,一个时钟周期内采样点个数为66.7/11=6.6个点,理论上完全可以恢复波形。

2.2 DDS硬件设计

在FPGA内实现DDS的硬件电路如图2所示。

此外,由于CycloneⅡ FPGA最大可以存储4096个14位的二进制的数据,因此取ROM地址位宽为12位,将相位累加寄存器中高12位寄存器的值作为波形数据ROM的地址。DAC904是14位,所以ROM数值内部存储数据位宽设置14位。

  

图2 DDS硬件电路图

2.1.2 DDS内部参数设置

2.3 软件设计

系统软件流程图如图3所示。系统初始化后,在LCD12864上显示系统名称和功能等信息,通过按键可以设置扫频信号源以10n(n=0,1,2,3,4,5,6)为步进单位输出,也可以设置实现1Hz~11MHz之间的特定频率输出。

  

图3 单片机控制系统流程图

3 系统性能测试

3.1 测试仪器设备

其中K为输入频率控制字,M=2NN为累加器位宽。

根据表1中数据可知,随着反应温度的升高,CHSOS的环氧值逐渐降低,CHSOS的产率逐渐升高。通过表1可明显看到,温度在75~85 ℃时,CHSOS的产率增高趋势大,当温度高于85 ℃后,产率随着温度升高变化趋势减缓,因此选择最佳反应温度为85 ℃。

 

表1 测试使用的仪器设备

  

序号名称、型号、规格数量备注出厂编号1Tektronix示波器1TektronixC0390702数字万用表 UT58E1UNI-T30500306333FPGA1ALTERA CycloneⅡ———

3.2 测试方法和测试结果

3.2.1 嵌入式逻辑分析测试

使用ALTERA CycloneⅡ的FPGA核心板,利用嵌入式逻辑分析方法进行在线系统仿真。

我很欣赏的是一件看起来像中国传统园林的作品,朱炳仁从这些典型的中国元素开始,创造了令人惊叹的诗意艺术。它们有不同的尺寸,但各不相同。在某一时刻,朱炳仁正以这种方式看待西方艺术。他模仿梵高的向日葵,以一种令人愉快的雕塑的方式创作它们。它们与中国传统的折叠屏风相匹配,但它们是由朱炳仁个人诠释而成的。

采用 ROM地址位宽为12位,数据位宽14位,嵌入式逻辑分析结果如图4所示。结果表明,系统可以根据频率控制字的改变而控制频率的输出。

将破碎榨汁后的苹果汁分装到500 mL的三角瓶中,装液量为400 mL,在苹果汁中分别接种酿酒酵母(CICC 31084、CICC 31085、CICC 32178、CICC 32130、CICC 32168),接种量为6%,接种浓度为1×104 cfu/mL,在20 ℃进行恒温发酵,发酵过程中当二氧化碳失重量不再变化时则发酵结束。发酵结束后蒸馏取样,测定苹果白兰地中异丁醇、异戊醇及苯乙醇含量。

  

图4 嵌入式逻辑分析结果

3.2.2 扫频测试

在系统正常工作条件下,任意选择10nHz(n=0,1,2,3,4,5,6)为步进单位,用Tektronix示波器观察输出波形,看到波形确以选定的步长连续变化,表明信号源从1Hz~11MHz循环扫频输出成功。

3.2.3 预置测试

系统正常工作条件下,对系统进行10nHz(n=0,1,2,3,4,5,6)频率预置并测试输出结果如表2所示。由表中数据分析知,本系统能够以较小的误差的完成1Hz~11MHz之间的任意频率预置。

图1所示的两端式同轨双车运行模式,同一巷道上两台堆垛机可以同时工作;左端堆垛机服务左端出/入库台,右端堆垛机服务右端出/入库台;两堆垛机的工作区域根据实际工况由列划分,以避免碰撞。

 

表2 频率预置测试

  

预置频率(Hz)110001000002M4M6M8M10M实测频率(Hz)110011000002.00001M4.00001M6.00002M8.00002M10.00001M实测幅值(v)4.334.364.404.284.003.683.003.02

3.2.4 步进测试

系统在初始输出频率设置为20Hz,200Hz,2KHz,20KHz,200KHz条件下:

设置ΔK=16,对上述频率分别进行1Hz步进,用示波器测试输出结果如表3所示。

 

表3 1Hz步进测试

  

初始输出频率(Hz)19.993199.9911.9999K20.000K200.001K步进后输出频率(Hz)20.0985200.07782.0006K20.002K200.001K

设置ΔK=16000,对上述频率分别进行1KHz步进,用示波器测试输出结果如表4所示。

 

表4 1KHz步进测试

  

初始输出频率(Hz)19.993199.9911.9999K20.000K200.001K步进后输出频率(Hz)1.0209K1.2007K3.0008K21.001K201.001K

测试过程表明,通过改变频率控制字K很方便调整步进长度;测试数据表明,本系统能够以较小的误差按照既定步长实现步进。

4 结束语

本系统利用FPGA设计实现DDS信号发生器,在外部增加单片机作为控制器对DDS的累加器进行相位增量控制,实现了步进单位和输出频率的快速调整,并减小了输出误差,同时相关参数可以在LCD12864上显示。经测试,本系统最低可以实现1Hz单位步进,能够以10nHz(n=0,1,2,3,4,5,6)为步进单位从1Hz~11MHz循环输出,也可以输出1Hz~11MHz范围内任意整数频率的信号,输出信号波形恢复质量优良。该扫频信号源完全可以满足不同中低频率系统个性化的频率特性测试需求。

参考文献

[1] 吴丽丽,王倩.一种宽带扫频信号源的设计[J].长春工业大学学报(自然科学版),2011,32(2):168-171.

[2] 卢莉,张兴旺.基于DDS+PLL的扫频信号源的设计和应用[J].南昌工程学院学报,2016,35(1):52-55.

[3] 卫恒,王德功.基于改进DDS算法的任意信号发生器设计[J].电子技术应用,2015,41(6):38-41.

[4] 王硕,马永奎,高玉龙,等. 基于 FPGA 的改进结构的 DDS 设计与实现[J].电子技术应用,2016,42(3):28-30:34.

[5] 邱关源,罗先觉.电路 [M]. 5版.北京:高等教育出版社,2012:374-378.

[6] 高智翔,陈智军,黄鑫,等. 声表面波阅读器扫频信号源设计与实现[J]. 压电与声光, 2013,35(4):473-477.

[7] 陈冠元,陈泽宗.可变频的任意波形发生器设计[J].科学技术与工程, 2017,17(3):236-239.

[8] 王勇军. 基于AD9954的多功能信号源设计[J].测控技术,2013,32(4):115-118.

 
段惠敏,周泽华,查长军,桂金瑶
《合肥学院学报(综合版)》2018年第02期文献

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