1 引言

随着无线通信设备、无线智能终端的普及和高速互联网络的发展，包括频率合成器和时钟恢复电路在内的通信电路设计技术都取得了长足的进步，特别是基于大规模FPGA和低成本CMOS工艺的集成电路设计已经成为业界主流。相频检测器作为频率合成的重要组成部分，其鉴相技术在大量电子器件和集成电路中得以使用，检相器中反馈延时的设计是鉴相技术的关键所在。但由于设计采用的工艺等的不同，如何设计高精度反馈延时对检相器设计来说至关重要。本文主要研究延时对相频检测器[1]的影响，从而说明相频检测器中延时的重要性。

2 相频检测器的结构及原理

检相器可分为两大类：乘法器类检相器和时序检相器。前者是将输入信号与本地振荡器信号相乘，并把乘积的平均值作为其有用的DC输出；而后者则取决于输入信号的翻转与振荡信号的翻转之间的时间间隔产生有用误差来输出电压。最重要的时序PD是相频检测器(PFD)[2]，这种PFD通常是以边沿工作的，所以信号的翻转次数不可减少也不可增多，这就引入了PFD检测的风险，为了有效检测信号的翻转，在设计相频检测器的过程中，会通过加入延时来降低风险。一个基本的PFD如图1所示[3]，它由两个RS触发器、一些门电路和一个接在反馈回路中的延时（图中所示为Delay）组成，输入信号(CLKREF)的翻转和反馈信号(CLKFB)的翻转被加到两个触发器的S端，其中PFD的输出端分别为UP和DN信号。

以上这些，在今人解读《燕丹子》之时，还是自觉或不自觉地会受到它们的影响。故此，不辞琐碎，一一拈出，以示存照。

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图1 相频检测器（PFD）

图2 相频检相器时序

图2中是PFD的理想化操作时序。信号CLKREF和CLKFB表示为时钟信号，上升沿触发。假设CLKREF信号是等间距周期性的，而CLKFB信号是周期可变的，即会出现CLKREF上升沿与CLKFB上升沿存在超前（如图2中左半段）、滞后（如图2中右半段）和对齐（如图2中间）这三种情况。如果超前，那么输出UP信号的触发器就先被打开，当遇到CLKFB上升沿来临时，输出DN信号的触发器被打开，但同时两个触发器立即被关闭。反之，则情况相反。

仿真基于UMC 40 nm工艺，采用Cadence spectre工具，假设所有的信号边沿是理想情况，对CLR脉冲宽度做扫描仿真分析，扫描精度1 ps，发现当CLR脉冲宽度在57.8 ps时，UP和DN信号的有效输出指出了相位误差。

反馈通路中延时作用如图3所示。实际电路设计中，信号都存在一定的上升沿时间，并非立即翻转。一方面当两个输入信号的相位差很小时，它们的上升沿将靠得非常近。这样在短时间内很难完成整个复位操作，以至于在触发器的输出端产生不确定的翻转，使总的输出在一段时间内为零，即在相频检测器中出现死区，如图4所示。另一方面，当输入信号的频率很高时，也会出现同样的死区，从而限制了PFD的工作频率。需要设计一个触发器，使其在CLKREF或CLKFB的激励边沿出现后再经过一定的时间才可以打开，而CLR（置零）信号要在UP或DN完全打开后再经过一定的时间才可以有效，并且要求CLR打开足够长的时间，才能保证完全可靠地关闭两个触发器，这时就必须提到复位信号脉冲宽度，而这个CLR信号宽度就是通过在CLR通路中插入延时来确保的。

3 PFD中的反馈延时作用和工作机理分析

通过对图2中两种脉冲的相位关系对比，引进一个相位误差[4]，UP和DN的有效输出指出了相位误差的方向，相位误差的大小则由UP和DN的宽度来指出，这种宽度的衡量用一个占空比来表示，d UP、d DN分别表示脉冲宽度与信号周期之比，两者占空比之差d=d UP-d DN表示为净占空比，以周期为单位的相位误差可以完全用净占空比d来给出。如果CLKREF上升沿和CLKFB上升沿是严格对齐的，那么两个触发器就同时快速打开和关闭，如图2中间段所示。在这种情况下，净输出为UP和DN之间的不平衡引起时间极短的毛刺。反馈延迟太短，造成PFD工作死区。毛刺和死区会造成检相器的纹波和时钟抖动，因此需要特别考虑UP、DN电路设计的对称性和匹配以减小毛刺，同时通过设计必要的反馈通路延时部分以减小死区。

图3 扩展后的PFD信号时序图

图4 PFD的鉴相特性

通过对地基土壤进行改良的方式，使其能够达到建筑物地基加固的效果。通常采用钻机进行灌浆加固，将钻孔钻入到事先设置好的软土基础层中，然后利用高压灌浆设备将配置好的水泥浆液通过钻孔灌入到软土地层中，通过物理化学反应，土层与浆液产生胶结现象，在挤压、劈裂、凝结等共同作用下，使土体结构与性能得到有效的改善，提高建筑物地基土体的强度。

图5 扫描确定CLR脉冲宽度时间

由图5得出，CLR的最小脉冲宽度是57.8 ps，也就是说在CLR通路中至少插入57.8 ps的延时才能确保相频检相器工作，但实际上这个延时可能远远不够。在大多数情况下，PFD是用来驱动电荷泵的[5]，它是一个电子开关，在每个相位周期内向环路滤波器配给正比于相位误差的电荷量，而电荷泵中的这些开关与PFD中的触发器一样需要一定时间的开关过程。如果UP和DN开启状态的时间太短（这个开启时间在相位误差很小时达到最小），那么电荷泵开关将永远也不能打开。这就给PFD与电荷泵组合结构的s曲线插入了一个死区。处在死区上的反馈环路永远不能稳定到一个平衡点上，并且会在死区附近来回晃动，带来环路噪声，由于这些死区是非线性的，各环路噪声之间可能会出现交叉调制，进而改变了噪声频谱的形状，把本可以滤掉的高频噪声改变成不能滤掉的低频噪声。

在图5确定了CLR脉冲宽度至少需要57.8 ps之后，将这一数据带入CLR的脉冲宽度参数中，扫描CLR信号相对时钟上升沿时间，从图6中得出，这种CLR相对建立时间是164.4 ps。可以看出，既要保证UP和DN信号有效，又要保证CLR反馈延时不能太大，如果反馈延时过大，CLR脉冲会覆盖了下一个时钟上升沿，导致时钟周期滑步，因此必须保证时钟上升沿与CLR脉冲间有足够的建立时间[6]，才能确保电荷泵开关正常开启。

图6 扫描确定CLR通路延时时间

为了消除这个死区，通常采用的办法是在PFD中插入比上述延时更长的延时，以使两个触发器打开时间足够长，保证电荷泵开关在每个周期内都能保持同时开启。但并不是无限加大延时都满足设计需要，不妨假设CLKREF和CLKFB时钟边沿正好相差57.8 ps，对上一时钟周期上升沿输出的CLR脉冲距离下一时钟周期的上升沿进行时间扫描。

4 反馈延时对PFD的影响

在忽略PFD的CLR通路中反馈延时影响的情况下，图7描述了PFD的s曲线和频率检测特性[7]。如图7所示，假设PFD从它的空状态开始，开始的可变延源CLKFB，从初始状态A点开始，在CLR状态的停留时间忽略不计，占空比d UP=τ0 f c，占空比d DN=0，现在逐渐增加可变延时，CLKFB滞后CLKREF的时间不断加长，当达到d UP=τf c=1的B点之前，即在B点上CLKREF和CLKFB的边沿重合，且CLKREF和CLKFB 相移为 360°，以 360°为模时，360°=0°，在这个边界上d UP、d DN都下降为零。这样重复增加延时τ，使d DN=0，d UP按照图中的锯齿波从零开始线性增加。改变延时τ的方向，使延时τ逐渐减小，d DN仍然保持为0，d UP会沿着之前正向移动的锯齿形曲线做反向移动。

图7 理想PFD的s曲线

图7中的锯齿形s曲线在相位误差为±2π处存在一个间断点。由于反馈延时，当占空比d UP无限接近+1，d DN无限接近0，但是如果要得到以上两个占空比结果，前提是当所有边沿都被PFD恰当地对齐，而这就是反馈延时产生的地方。如果延时过长，使得CLR状态的长度覆盖了下一个CLKREF时钟上边沿，也就是说这个CLKREF时钟边沿消失在了控制CLR状态的时间内，使PFD误判断时钟CLKFB超前时钟CLKREF，因而PFD从一条s曲线转移到另外一条s曲线上，CLKREF时钟边沿的丢失也会引起周期的滑步。所以在任何情况下，完美的锯齿波s曲线都会在间断点附近以某种形式变坏，理想化的±2π的相位误差范围正是由于反馈延时的存在而被减少。

5 结束语

检测器鉴相技术由于延时设计缺陷，会带来时钟周期滑步和丢失等情况，对整个相频检测器系统产生重要影响，特别是在UMC 40 nm工艺下，鉴相器复位信号脉冲宽度需要几十皮秒的延时，且与时钟上升沿有一百多皮秒的相对建立时间，因此在设计检测器时，应当关注如何通过合理的反馈延时设计高精度、高分辨率的鉴相器。

The Bank successfully managed the electronic system for the transactions of the RMB interest rate derivative products,improved market-making capability and transacted RMB interest rateswap of RMB33.3 billion.(BOCShare A 2008:58)[5]

参考文献：

[1]张刚.CMOS集成锁相环电路设计[M].北京：清华大学出版社，2013.

[2]Lee J-S,Keel M-S,Lim S,Kim S.Charge Pump with Perfect Current Matching Characteristics in Phase-Locked Loops[J].Electronics Letters,2000.

[3](美)Gardner,F M.锁相环技术(第3版)[M].姚建清，译.北京：人民邮电出版社，2007.

[4]褚利文，张旭，等.数字相移测量中的高精度相位误差补偿[J].光学仪器，2013,01.

[5]Rhee W.Design of High-Performance CMOS Charge Pumps in phase-Loops[C].1999 IEEE International Symposium of Circuits and Systems∶545-548.

[6]黄水龙，王志华，等.快速建立时间的自适应锁相环[J].电子与信息学报，2008，09.

[7]M Soyuer,R G Meyer.Frequency Limitations of a Conventional Phase-Frequency Detector[C].IEEE J Solid-State Circuits 25,Aug,1990.