数字通信系统中，信息都是以一系列码元序列的方式进行传输的，接收端必须知道每个码元的开始和结束时刻，因此接收端需要有一个用于取样判决的位定时脉冲序列，该序列的重复频率与发送端的码元速率相等，相位与最佳判决时刻相同，提取上述定时脉冲序列的过程称为位同步[1]。实现位同步的方法可分为外同步法和自同步法，自同步法在接收端从接收码元中提取同步信息，无需在发送端插入导频信号，是现代数字通信中最为常用的方法[2]。

在自同步的数字通信系统中，提取位同步信号的方法主要有滤波法、包络“陷落”法和数字锁相环法等，其中锁相环技术发展成熟、应用广泛[3-4]。本研究就是对目前的数字锁相环法提取位同步时钟系统给出改进设计，即在鉴相模块和控制模块之间添加数字滤波器，使得鉴相模块输出的相位差别对应的超前或滞后控制脉冲先在数字滤波器中进行处理，然后再送入控制模块中对输出时钟进行相位调整，以避免在同步锁定后的超前、滞后脉冲交替出现的现象，也可以改善受随机噪声影响引起的相位抖动问题[5-7]。

1 数字锁相环提取位同步时钟原理

数字锁相环法提取位同步时钟的思想如图1所示，主要包括晶振整形、分频、鉴相和控制4个步骤。晶振输出经整形成为占空比约为1/4、相位差别为π的两路反向窄脉冲，该双相脉冲和鉴相器输出的超前、滞后控制脉冲共同作为控制模块的输入信号，图1中的控制器由扣除门、附加门和或门电路构成。控制模块的输出送到n次分频器进行分频，最后输出位同步时钟，一方面输出供数字通信系统接收端取样判决使用，一方面作为反馈信号输入到微分鉴相器[8]。

如果接收码元的波特率为F Bd，于是位同步时钟序列的频率也必须为F Hz。图1中，晶振的振荡频率设计在nF Hz，整形后输出频率为nF/2 Hz的较窄脉冲信号，经过控制器作用，生成了调整后的nF Hz信号，然后经n次分频后就可以得到重复频率为F Hz的位同步时钟。如果接收端晶振输出经过整形并n次分频后，不能准确地和接收码元同频同相，这时就需要根据鉴相器输出的相位误差信号，通过控制器对分频器的输入进行调整，使位同步时钟相位发生改变，并在锁相环路里不断调整，直到获得准确的同步信号为止[1]。

通过以上的讲解，学生不仅可以更准确地理解线性卷积的原理及运算方法，同时可以将卷积运算与FIR滤波器的概念联系起来，初步了解滤波的作用，有效激发学习兴趣，从而取得更好的教学效果。

图1 数字锁相环基本结构

2 位同步时钟提取系统的FPGA实现

根据上述原理，典型的提取电路由4部分构成，本设计为了改善同步后的抖动情况，增加了数字滤波器模块。

许多酒店企业已逐渐意识到知识型员工在酒店战略与经营决策中的重要作用，有的酒店发现问题后不惜重金聘用海外高级人才。但是目前在国内仍有许多中规中矩不愿求新的酒店的激励理念还比较落后，与国外发达国家酒店和国内的外资酒店相比，存在一定的误区和问题。

应用数字锁相环技术，在提取位同步时钟的设计中，对鉴相器的相位差信息做了改进处理，送入控制器对输出时钟进行相位调整，从而在实现同步脉冲准确提取的同时，减小了抖动现象，增加了系统抗干扰能力，提高了运行效率。另外，本设计还增加了反相控制信号，保障锁相环能够甩掉假同步状态，处于正常工作状态。由于FPGA的使用，提高了测试的灵活性，便于系统的维护和升级。结果表明，该位同步提取电路达到了预期改进目的，可应用于实际数字通信系统中。

基于FPGA改进的位同步时钟提取电路顶层原理图，如图2所示，由微分鉴相器(DPD)、数字滤波器(DF)、双相时钟源(B_CLO)、控制器(S_CON)和分频器(DVF)5个模块组成。

2.1 微分鉴相器模块

数字滤波器模块将接收的超前和滞后控制信号分别送入各自的N计数器，同时将二者的和送入M计数器，设计时使N和M满足N≤M≤2N的关系。三个计数器中任一计数器计满时，都会输出进位脉冲至三个计数器的异步清零端，将三个计数器同时清零，重新开始计数。如果位同步时钟相位确实超前，微分鉴相器的持续输出就会使计超前控制脉冲的N计数器先计满，这时，触发器inst5输出高电平开启与门inst7，超前控制脉冲经过这个与门输出至锁相环控制器模块，若滤波器仍持续收到超前控制脉冲，由于inst7门处于开启状态，这些超前控制脉冲(DF_Deduct)就能够持续输出。若位同步时钟相位确实滞后于输入信号，则微分鉴相器的持续输出就会使计滞后控制脉冲的计数器先计满，这时，触发器inst6输出高电平开启与门inst8，滞后控制脉冲由此输出至锁相环控制器模块，若滤波器仍持续收到滞后控制脉冲，由于inst8门处于开启状态，这些滞后控制脉冲(DF_Add)就能够持续输出。

国家及辽宁省教育事业发展“十三五”规划均明确指出，践行知行合一，将实践教学作为深化教学改革的关键环节。[2]要强化课堂教学、实习、实训的融合，普及推广项目教学、案例教学、情境教学等教学模式。[3]

图2 基于数字锁相环的位时钟提取系统原理图

图3 微分鉴相器电路原理图

2.2 双相时钟源模块

双相时钟模块电路原理图，如图4所示。晶振输出经过此模块一方面完成整形，使输出时钟占空比约为1/4，一方面产生频率为晶振输出信号频率1/2、相位差为π的两路时钟信号(F和R)。

图4 双向时钟源电路原理图

2.3 控制模块

柴油机经过一段时间的使用后易出现油耗增多、功率下降的问题，而导致出现问题的主要原因在于气缸套的磨损量过大。一般气缸套的磨损分为磨料磨损、熔着磨损及腐蚀磨损3种，而农用柴油机的气缸套磨损问题一般为磨料磨损。

图5 控制器电路原理图

[4]田禹泽,王煜,代海山,等.基于数字锁相环的星载光谱仪本地时钟源设计[J].电子信息学报,2017,39(10):2397-2403.

2.4 分频模块

数控分频器模块如图6所示，Before_Dvf为输入时钟，D[3..0]为分频系数设置端口，n为分频后时钟信号，即需要的位同步时钟。

图6 数控分频器模块

2.5 数字滤波器模块

若无此处改进，微分鉴相器输出的超前控制信号(Deduct)和滞后控制信号(Add)会直接送入控制器模块的相应端口，对双相脉冲进行去除或添加调整。在设计中添加数字滤波器模块后，微分鉴相器的超前和滞后控制信号会首先经过数字滤波器处理[11]，然后再输出至控制器，具体如图7所示。

图7 数字滤波器电路原理图

微分鉴相器电路由微分电路和相位比较电路组成，如图3所示。输入的数字序列(INSIGNAL)经过微分电路产生对应的上升沿检测窄脉冲信号(Edge)，该边沿检测信号分别被加到超前门(AND2)和滞后门(AND3)。若位同步时钟(Syn_Clock)的相位超前于边沿检测信号，也就意味着超前于输入序列，则滞后门关闭，超前门输出超前控制信号(Deduct)至后级电路，扣除一个分频前的时钟脉冲以削弱超前；若位同步时钟的相位滞后于边沿检测信号，也就意味着滞后于输入信号，则超前门关闭，滞后门输出滞后控制信号(Add)至后级电路，添加一个分频前的时钟脉冲以削弱滞后。

[5]朱剑.基于锁相环电源噪声引起的周期抖动分析[J].电子科技,2016,29(7):102-105．

当锁相环处于同步(锁定)工作状态时，输入信号和位同步时钟相位误差很小，只是在超前和滞后两种状态来回摆动(见图8)。另外，当输入信号由于噪声影响导致与位同步时钟产生相位误差时，由于随机误差引起的超前滞后状态基本等概率出现，也会引起环路在超前滞后两种状态来回摆动，导致信号相位抖动。由于两个N计数器中的任何一个都还没有计满时，M计数器就已经计满了，会将三个计数器又清零，所以数字滤波器模块不输出任何超前和滞后控制脉冲，后级控制器也就不会对本地时钟的相位做任何调整。于是就解除了动态稳定状态对位同步时钟相位的调整，避免了抖动现象(见图9)。

3 系统仿真结果及分析

改进的位时钟提取系统采用VHDL语言完成后，使用Quartus II 进行仿真。设置数字滤波器模块中N=6，M=8、40 kHz的方波信号作为系统输入信号。图8为系统中没有添加数字滤波器模块的仿真结果，图9为设计中添加了数字滤波器模块的仿真结果。通过对比，可以看出使用数字滤波器消除了相位锁定后的超前、滞后控制脉冲交替出现的摆动现象。

图8 未加数字滤波器的系统仿真结果

图8中，系统在仿真图后半部分(约420 μs处)达到动态平衡状态。因为输入信号对应的边沿检测脉冲有固定的宽度，当与位同步时钟信号Syn_Clock相比较的时刻，Syn_Clock的跳变沿位于边沿检测脉冲中间，所以超前脉冲、滞后脉冲循环交替出现，在超前脉冲来临时扣除一个脉冲，在滞后脉冲来临时添加一个脉冲，整个系统就处于一种动态的平衡状态，即达到相位锁定状态，也就是本设计所需要的同步状态。

这种场景主要适用于一个网络中有许多分支网络，利用该方法，就可以将内部各个网络之间建立起虚拟专用网，从而提高网络配置。

但是，可以看到当锁相环处于同步(锁定)工作状态时，输入信号和位同步时钟相位误差很小，只是在超前滞后两种状态来回摆动。另外，当输入信号受噪声影响导致与位同步时钟产生相位误差时，由于随机误差引起的超前滞后状态基本等概率出现，也会引起环路在超前、滞后两种状态来回摆动，上述两种情况使得系统性能下降[12]。

通过FPGA实现的控制模块的电路原理图，如图5所示，主要包括D触发器、常开的扣除门(inst5)和常闭的添加门(inst4)。若位同步时钟相位超前，则超前控制信号(DF_Deduct)为正脉冲，经触发器和非门后变为低电平，使得常开门关闭一个触发周期，将F路时钟扣除一个脉冲；若位同步时钟相位滞后，则滞后控制信号(DF_Add)为正脉冲，触发器输出高电平，使得常闭门打开一个触发周期，将R路时钟添加一个脉冲。调整后的双相时钟先或后(Before_Dvf)被送至分频器，达到了相位调整的目的。

图9 添加数字滤波器的系统仿真结果

图9中，在仿真图后半部分亦达到所需的同步状态，但由于N=6，M=8，因此当超前、滞后脉冲交替出现8个时，计数器清零，数字滤波器模块不输出任何超前和滞后控制脉冲，也就不再出现摆动状况，于是避免了由此引起的位同步时钟相位抖动问题。

Real-time Q-PCR分析抗氧化酶基因表达：RNA的提取方法参照 Invitrogen生物公司提供的说明书，将冷冻样品至于液氮中，取0.1 g的粉末与1 mL Trizol试剂混合，提取总RNA。用Super Script TM Ш反转录试剂盒将RNA反转录成cDNA。以cDNA为模板进行RT-PCR的检测，采用96孔板点样，使用Light Cycler 480 Ⅱ仪器测定，用2-△△Ct法相对定量。利用Primer 5.0软件设计引物，以UBI-3作为内参基因，POD、CAT、APX为目的基因，由上海生物工程有限公司完成引物的合成。引物设计序列见表1。

4 结论

FPGA(Field Programmable Gate Array)技术是进行数字逻辑电路设计的重要发展趋势，具有体系结构和逻辑单元灵活、集成度高以及适用范围广等特点。另外，由于FPGA是基于SRAM(Static Random Access Memory)技术，使其并行运算处理速度加快、可重复编程，提高了设计灵活性，便于系统的维护和升级。因此，本设计利用Altera公司Cyclone IV 系列FPGA芯片EP4CE15F17C8、采用VHDL(Very High Speed Integrated Circuit Hardware Description Language)硬件描述语言进行系统设计[9-10]。

参考文献:

[1]张甫翊,徐炳祥,吴成柯.通信原理[M].2版.北京:清华大学出版社,2016:357-364.

[2]张智明.基于FPGA 的位同步电路设计[J].现代电子技术,2016,39(4):132-134.

[3]林彬彬,施隆照,陆培民.无线通信接收机位同步时钟提取电路设计[J].电子技术,2017(4):36-39.

本设计在此部分电路设计中增加了一个反相控制信号(Control_O)输出，用于避免假同步状况。当位同步信号下降沿与边沿检测信号对齐时，输入码元信号和本地同步时钟信号就恰好处于同频但反相状态。此时，会产生同步的假象，即超前控制脉冲、滞后控制脉冲如真正同步一样依次交替出现，这样，控制模块先扣除一个脉冲再添加一个脉冲，造成Before_Dvf时钟信号相位不变化，也就无法调整位同步时钟相位。控制器输出的CONTRAL_Q信号可以防止这种情况发生，工作过程是：一旦有超前控制信号(DF_Deduct)送入控制器，则ControlL_Q为低电平，该信号被反馈至微分鉴相器中停止滞后门(AND3)工作(见图3)，使其不能产生添加脉冲的控制脉冲(Add)，避免了前述现象，使整个锁相环能够继续正常工作。

可叶晓晓还是犹豫着，她隐隐约约感觉到这是人生转折的一件大事。如果她真的在所有媒体面前脱了，那么也就意味着她的衣服再也穿不回来了。到底该怎么做？好像没有一个万全之策，要么成名，一脱成名，要么放弃这个大好机会？放弃恐怕是不可能的，她如饥似渴地等待了这么久，煎熬了这么久，等待的就是一把火把她烧透，烧到通红，甚至是红得发紫。那才是她希望的。可是，这事情如何才能两全齐美呢？

[6]TONK Anu,AFZAL Neelofer.On advance towards sub-sampling technique in phase locked loops-a review[J].Integration,the VLSI Journal,2017,59:90-97.

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完善发展治江思路，开展治江重大课题研究。面对严峻的治江形势和艰巨的工作任务，作为水利部派出的流域管理机构，长江委坚定不移地贯彻科学发展观和可持续发展治水思路，按照国务院批复的 《长江流域综合规划》（以下简称长流规）和长江水利发展战略确定的目标和任务，紧密结合流域实际，广泛深入调查研究，切实加强顶层设计，开展治江重大课题研究，着力强化信息化等基础工作，进一步完善和发展新时期治江思路，统筹推进长江治理开发与保护，为经济社会可持续发展提供了可靠保障。

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社保征收体制改革，是对法律执行环节问题的纠正，对广大普通劳动者来说是件大好事，也是社会公平体系建设的一大重要举措，但业界对社保征收体制颇有争议，普遍认为社保征收体制改革以后，企业用工成本会大大增加，导致企业负担过重，可能会引发部分利润较低企业的倒闭，从而带来更多的失业人口，其实，这从另一个侧面反映了历史的社保征收过程中存在问题的严重性。