图元信息处理系统通常是指具备图像采集功能、图元信息分析能力的整体系统。从信息的处理流程上看，该系统的前端需要具备捕获客观图像信息的基本能力，也就是传统的摄像采集能力。随着信息技术的不断推进，模拟信号的输入与输出已经满足不了现代社会的需要，图像数字化的需求也越来越高。因此，对传统的图像采集设备进行革新，并在这个基础上搭建图元信息处理系统成为目前图像技术发展的经典命题。目前，大部分图像采集功能的实现都是基于DSP(Digital Signal Processing，数字信号处理)硬件平台，因此在图元信息分析与数字化编程的实现上具有天生的技术缺陷，这也成为了图像信息技术继续发展的桎梏。FPGA(Field-Programmable Gate Array，现场可编程门阵列)作为经典电子逻辑模板的设计平台，在开发深度与广度上具有良好的普适性，从FPGA平台出发，搭建切实可行的图元信息处理系统，并针对图元信息逻辑资源划分的规律，优化内部逻辑计算结构，进而发掘FPGA平台在图元信息处理系统中的潜力。

干法回收技术是将机械拆解后得到的正电极片或电极粉料通过高温焚烧将极片或粉料的有机粘结剂和其他残留有机物去除，同时电极的金属材料经过氧化、还原、分解等过程，再进行金属或金属化合物提取。

1 图元信息处理系统分析

1.1 系统工作流程概述

借鉴传统图元信息处理系统的流程，设计FPGA平台下的图元信息处理系统的整体框架，如图1所示。其中系统的核心内容为FPGA核心控制芯片、内嵌NIOSII的处理器、CMOS的图像传感器、图像预处理的SRAM芯片、一片SDRAM充当SOPC的内存，其中SOPC具备可编程系统，另外一片SDRAM作为图像显示在终端时使用的显存、串行的解码芯片以及LCD的显示终端。[1]

图1 系统框图

系统的整体工作流程为：首先由CMOS图像传感器负责对目标图像进行数据采集，初步采集的数据经由FPGA的处理，送入SRAM中的存储空间，从SRAM中的存储空间进行读取，在单位X周期内实现对数据的一次写入与读出，实现单片SRAM内容的处理功能。[2]在这过程中，单片SRAM的处理过程可以有效地保障数据的完整性，减少图纸数据噪点的形成。为了实现对图像数据的编码与解析，在SDRAM2缓存系统中预先处理图像数据，借由内嵌了NIOSII处理器的FPGA系统，实现对图像数据的编码与解析，最后通过LVDS的数据传输，将图像数据显示在末端设备上。在这个系统，FPGA内嵌的NIOSII处理器是实现数据解析的关键部分，图像的实时串行编码解析是由这部分实现的，此外通过SDRAM1的串行FLASH的结合，实现SOPC的设计目的。以上即为本次图像采集分析系统的整体构建思路，通过各个系统之间的配合，理论上可以有效地实现图像的数据采集与分析，此外通过各个部件的单独空间，实现对系统的整体参数的区别控制，实现系统的可调节性。

1.2 系统硬件设计方案

硬件部分由图像采集设备与主控制电路板组成。图像采集模块的设计重点是根据本次图像采集数据层次进行选择，通过对FPGA平面计算能力的匹配，综合分析CCD与CMOS两种图像采集模块的优缺点，确定本次试验使用CMOS图像采集模块。同时根据CMOS的图像采集数据的密度，确定图像传感器的型号，并对FPGA芯片、SDRAM、SRAM芯片以及系统中的其他部件进行选型，选型的原则如下：

他分析，对患者来讲，就诊通常有两个节点：普通不适时，以方便为主；重大疾患时，以技术为焦点。当两家医院技术相差无几时，患者就会比较服务、价格、安全性。

在设计中应当实现SRAM数据总线在高阻状态下的屏蔽功能，为此设置了使能模块作为启动SRAM功能的触发点。为了保证数据在传输过程中不出现缺失或者冗余的情况，必须保证图像数据为标准的640×480，这就决定了输入数据的使能模块需要具备一定的及时性。从图3可以看出，使能模块不具备时钟触发逻辑，因此是典型的组合逻辑电路，模块的前置条件是ram-cs信号的输入，当ram-cs信号数据有效时，触发使能模块工作。如果在这个阶段中使用时序逻辑的控制，会导致数据的传输出现一个时钟周期的缺失。因此，本次试验平台采用的是具有较强及时性的组合逻辑电路。为防止逻辑电路被不稳定因素干扰，在发出信号的控制电路上采用了时序逻辑电路的前置设计，以提高目标周期内数据传输的准确性。此外对于使能模块与其他模块的工作逻辑电路的控制上，为了增强稳定性，对模块与模块之间的信号采用滤波控制处理。譬如对中值滤波的处理过程中，需要根据数据的行列计数信号对数据进行控制，而使能模块可以采用中值滤波的计算结果。计数的信号数据由滤波窗口生成、输入到后端的中值滤波控制模块中，在设计中对行列计数信号做了延迟处理，如图4所示。

6.1 危害特点：茶黄螨食性极杂。成、幼螨集中在幼嫩部位刺吸汁液，被害叶片增厚僵直、变小或变窄，叶背呈黄褐色、油渍状，叶缘向下卷曲。幼茎变褐；丛生或秃尖。花蕾畸形，果实变褐色粗糙，无光泽，出现裂果，植株矮缩。

从图5可以看出，QuartusII对电路逻辑进行编译后的结果，会自动分配FPGA芯片中各个部位所需要的逻辑资源。从理论上说QuartusII的编译为逻辑电路的资源选择了最佳的设计路径，能够实现所有电路模块的统一与平衡。[8]但在实际调节的过程中，QuartusII编译下的电路逻辑虽然能够有效地实现对图像信息的采集，但由于时序逻辑上有一部分的缺失与模块逻辑非锁定状态下的次序混乱，导致输出的图像上具有很强的噪点，与预期的图像质量有一定的差距，如图6所示。因此，应通过使用LogieLoek工具对模块设计中组合逻辑电路或者时序逻辑较为关键的电路逻辑进行逻辑锁定，优化逻辑电路之前的配合关系，即保证该模块所使用的逻辑资源分配在FPGA的固定区域之内。

4)EPCS的设计初衷是实现系统在脱机情况下的工作能力，在并行FLASH与EPCS的情况下，对EPCS的设计选型主要控制FLASH的存储参数，最高SPI速率与芯片的配置、擦除能力。

2)SRAM的选型原则上应考虑到数据总线的位宽、单次读写的周期时间与芯片的存储能力。在本次试验中SRAM的成本较高，但其高速的数据读写能力有利于减少本次数据采集分析工作的难度。

在QuartusII平台上，设计输入的手段较多，这其中包括原理图文件输入、VerilogHDL文件输入和VHDL文件输入等。本设计主要采用VerilogHDL文件输入的形式实现软件编程。在编程的过程中VerilogHDL文件需要经过Analysis&Synthesis生成与硬件配对的编辑器和相应的报告文件。其中编译器便于后期的布线工作，而报告文件可以反复对编程文件进行验算，确定逻辑语言的正确性。[3]布线工作由编译参数基于Analysis&Synthesis系统的数据库，匹配相应的最优逻辑点位配置与时序分配方案。并自动选择相应的互联路径与引脚分配方案。通过Signaitapp可以实现在线的布线调试工作。在完成布线并调试稳妥之后，对图像采集系统进行时序分析、观察并建立时序报告参数。相关的时序参数有：时间、保持时间、时钟至输出延时、引脚延时、最大时钟频率延缓时间以及其他相关的时间参数。同时也可以通过使用Timing Analyzer工具提供相关的时序参数报告为QuartusII提供时序逼近的工作的做好铺垫。QuartusII系统布局库中提供了切实可行的布线方案，通过综合设计电子板的布线来实现基本功能。但对于复杂的电路板设计，根据使用目的不同，电路布局应具有更强的可调节性。通过结合LogicLock区域分配工具，针对部分模块进行区域逻辑资源锁定，固化其所在区域的同时强调该模块的时序逻辑重要性。[4]在系统设计完成后，可以使用Modelsim进行电路板的仿真模拟实验以实现不断优化设计方案的目的。在系统仿真流程中，根据对设计方案的理解与分阶段的调节，将仿真调试工作分为门级仿真与行为仿真两个部分，前者可以有效验证系统的时序性能，后者可以有效验证逻辑正确性。[5]

1.3 系统软件设计方案

系统的软件设计是通过在FPGA平台上的片上可编程系统实现的。结合本次试验平台搭建的特点，软件系统中的各个设计流程如下：

1.3.1 可编程逻辑电路设计流程

数据的大部分逻辑资源存在于FPGA芯片中，硬件资源均匀分布在FPGA芯片中。在QuartusII完成对系统的电路逻辑设计之后，通过编译流程将逻辑电路的具体形式输出，其中分布在FPGA的逻辑资源如图5所示。

图2 可编辑电路设计流程

5)本次实现中，末端的显示设备有LCD系统负责。需要具体实现对图像数据的实时串行编码工作，此外还应具备一定的抗干扰能力与稳定的显示。

2 图元信息处理系统数据分析

2.1 组合逻辑和时序逻辑

FPGA的整体框架决定了数据处理系统的设计方式，从原理上说FPGA下的组合逻辑与时序逻辑的设计是数字电路的系统设计。两者的不同之处在于组合逻辑的触发不需要时钟逻辑触发，而时序逻辑是基于时钟逻辑触发的设计方式。[6]从使用的角度来看，两者的设计流程各有优缺点，组合逻辑适用于运行流程较为紧凑，对运行速度要求较高的环境，缺点是系统的抗干扰性能较弱，对环境的要求相对较高。而时序逻辑的设计是基于时钟逻辑的触发实现的，在抗干扰能力上有比较优秀的表现，因此相对于敏感度较高的组合逻辑电路，时序逻辑电路更适合用于图像分析系统的FPGA电路板设计。时序逻辑的缺点也相对较为明显，由于时序逻辑的设计是基于时钟逻辑的触发，因此从时钟逻辑的触发到得到数据结果都需要经历一个时间周期的延迟。[7]本设计针对不同的数据信息模式，提供了对应的设计方法以3×3滤波窗口生成模块为例，图3为滤波窗口生成模块中的一个子模块：输入数据使能模块。

图3 输入数据使能模块

1)本次试验平台的核心搭建部件为FPGA，因此在对FPGA的选型上，应当与图像传输模块的数据数据流量相匹配，选型的主要依据为FPGA系统的RAM参数。

图4 信号延迟操作

2.2 系统逻辑资源配置分析及优化

试验平台选择VerilogHDL系统语言，通过对FPGA内部逻辑资源的匹配，实现时序逻辑与组合逻辑的控制。在进行设计工作之前，需要熟读FPGA可编程逻辑电路的设计流程，如图2所示。

作者群体既是期刊稿件的来源，也是期刊出版工作中最难管理的对象。基于长期的作者群体积累，开发基于结构思考的作者群体管理工具(见图7)，是期刊编辑部门联系作者、扩大稿源和提高稿件质量的必然需要。

图5 FPGA逻辑资源分布

3)SDRAM成本较低，运行速度较快，但数据的读写时间略长，因此将SDRAM1作为SOPC的内存，以适应SOPC计算能力。此外将SDRAM2作为本次末端设备的显存使用，基于SDRAM的特点与本次试验的目的，在产品选型时，应当对SDRAM的数据总线位宽参数与存储容量参数进行匹配。

图6 优化前带有严重噪点的图像

从图7可以看出，SRAM模块中负责进行图像像素点采集控制的模块在经过LogicLock工具的锁定后，在FPGA的逻辑资源分配中所处的位置就被固定在了离vpGa控制sRaM的vo口较近的区域中。类似于这样的优化设计可以有效地减少逻辑电路之间的资源分配问题，进而实现提高图像数据集的效果。从图8可以看出，对部分的模块锁定后，照片的噪点有了进一步的改善。[9]

淀粉球晶样品于105 ℃下干燥3 h，用导电双面胶将处理好的样品固定在样品台上，置于离子溅射仪中喷金，在扫描电镜下观察淀粉球晶样品，选择具有代表性的样品，分别放大1000倍和5000倍进行拍摄[17]。

图7 LogicLock优化示意图

图8 优化后的照片

3 图像的采集与测试

在完成平台的搭建之后，对图像的采集系统进行仿真模拟测试。本次测试采用ChipScope和ISim两种工具。[10]从Camera Link接口所采集到的图像数据到末端的SRIO数据传输，都借由ChipScope和ISim实现实际功能上的模拟。总的传输流程图如图9、图10所示。

图9 系统总体流程图

图10 Camera内部流程图

根据实际测试的情况，当图像像素要求达到1280×1024、相机处于8 bit/2 tap模式下时，在CameraLink的Base模式下所采集到的画面实际上是30帧/s左右。从观感效果上达到了比较满意的状态。在FULL模式下，系统的ICI实际处理能力也达到了90帧/s左右，与预期的效果一致。

In conclusion, the compliance of the Attikon University General Hospital personnel with a FIT-based CRC screening program was suboptimal, especially among physicians, despite the well-organized, guided and supervised provision of the service.

4 结语

与传统的DSP平台相比，FPGA借由QuartusII的电路逻辑设计，在样式与功能上与前者都有较大的差距。此外从处理能力的流量数据上看，FPGA的流量数据在可编辑逻辑门阵列的支持下达到了ns级别，而DSP系统只能到μs级别。在兼容性上，FPGA的接口与DSP接口数量上有一定的差距，DSP并不支持HDMI与Camera Link等类似的高速接口，这也为将来FPGA模板设计提供广阔的电子硬件市场。[11]本文中，笔者通过搭建图元信息处理系统，对其中FPGA在图元信息处理系统的中运用做了详细分析，并提出针对逻辑资源分配锁定的图像优化策略。

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